Timing Analyzer report for minicpu
Mon Mar 12 12:37:46 2007
Version 5.0 Build 168 06/22/2005 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Clock Settings Summary
  5. Clock Setup: 'Clock'
  6. tsu
  7. tco
  8. tpd
  9. th
 10. Timing Analyzer Messages



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; Legal Notice ;
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and other software and tools, and its AMPP partner logic       
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; Timing Analyzer Summary                                                                                                                                              ;
+------------------------------+-------+---------------+----------------------------------+-------------+-----------------------+------------+----------+--------------+
; Type                         ; Slack ; Required Time ; Actual Time                      ; From        ; To                    ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+----------------------------------+-------------+-----------------------+------------+----------+--------------+
; Worst-case tsu               ; N/A   ; None          ; 9.700 ns                         ; BusWires[2] ; registrador:reg2|Q[2] ;            ; Clock    ; 0            ;
; Worst-case tco               ; N/A   ; None          ; 21.300 ns                        ; Rout[1]     ; BusWires[3]           ; Clock      ;          ; 0            ;
; Worst-case tpd               ; N/A   ; None          ; 22.200 ns                        ; Data[6]     ; BusWires[6]           ;            ;          ; 0            ;
; Worst-case th                ; N/A   ; None          ; -1.500 ns                        ; opcode[0]   ; Rout[2]               ;            ; Clock    ; 0            ;
; Clock Setup: 'Clock'         ; N/A   ; None          ; 90.91 MHz ( period = 11.000 ns ) ; estado.l1   ; Rin[3]                ; Clock      ; Clock    ; 0            ;
; Total number of failed paths ;       ;               ;                                  ;             ;                       ;            ;          ; 0            ;
+------------------------------+-------+---------------+----------------------------------+-------------+-----------------------+------------+----------+--------------+


+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EPF10K100ARI240-3  ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; Off                ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock           ;                    ; User Pin ; NONE             ; 0.000 ns      ; 0.000 ns     ; NONE     ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'Clock'                                                                                                                                                                                   ;
+-------+------------------------------------------------+-----------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period)                           ; From      ; To                    ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-----------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A   ; 90.91 MHz ( period = 11.000 ns )               ; estado.l1 ; Rin[3]                ; Clock      ; Clock    ; None                        ; None                      ; 9.400 ns                ;
; N/A   ; 103.09 MHz ( period = 9.700 ns )               ; estado.c1 ; Rin[3]                ; Clock      ; Clock    ; None                        ; None                      ; 8.100 ns                ;
; N/A   ; 103.09 MHz ( period = 9.700 ns )               ; estado.a2 ; Rin[3]                ; Clock      ; Clock    ; None                        ; None                      ; 8.100 ns                ;
; N/A   ; 113.64 MHz ( period = 8.800 ns )               ; estado.l3 ; Rin[1]                ; Clock      ; Clock    ; None                        ; None                      ; 7.200 ns                ;
; N/A   ; 113.64 MHz ( period = 8.800 ns )               ; estado.b3 ; Rin[1]                ; Clock      ; Clock    ; None                        ; None                      ; 7.200 ns                ;
; N/A   ; 113.64 MHz ( period = 8.800 ns )               ; estado.c2 ; Rin[1]                ; Clock      ; Clock    ; None                        ; None                      ; 7.200 ns                ;
; N/A   ; 114.94 MHz ( period = 8.700 ns )               ; estado.l3 ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 7.100 ns                ;
; N/A   ; 114.94 MHz ( period = 8.700 ns )               ; estado.b3 ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 7.100 ns                ;
; N/A   ; 114.94 MHz ( period = 8.700 ns )               ; estado.s  ; Rin[1]                ; Clock      ; Clock    ; None                        ; None                      ; 7.100 ns                ;
; N/A   ; 119.05 MHz ( period = 8.400 ns )               ; estado.c3 ; Rin[1]                ; Clock      ; Clock    ; None                        ; None                      ; 6.800 ns                ;
; N/A   ; 119.05 MHz ( period = 8.400 ns )               ; estado.s  ; Extern                ; Clock      ; Clock    ; None                        ; None                      ; 6.800 ns                ;
; N/A   ; 120.48 MHz ( period = 8.300 ns )               ; estado.c3 ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 6.700 ns                ;
; N/A   ; 120.48 MHz ( period = 8.300 ns )               ; estado.s  ; Rout[2]               ; Clock      ; Clock    ; None                        ; None                      ; 6.700 ns                ;
; N/A   ; 121.95 MHz ( period = 8.200 ns )               ; Rout[3]   ; Rout[3]               ; Clock      ; Clock    ; None                        ; None                      ; 6.600 ns                ;
; N/A   ; 121.95 MHz ( period = 8.200 ns )               ; estado.b2 ; Rout[3]               ; Clock      ; Clock    ; None                        ; None                      ; 6.600 ns                ;
; N/A   ; 125.00 MHz ( period = 8.000 ns )               ; estado.a1 ; Rout[1]               ; Clock      ; Clock    ; None                        ; None                      ; 6.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.l1 ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 6.200 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c2 ; Rout[3]               ; Clock      ; Clock    ; None                        ; None                      ; 6.200 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b1 ; Rout[1]               ; Clock      ; Clock    ; None                        ; None                      ; 6.000 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c3 ; Rout[1]               ; Clock      ; Clock    ; None                        ; None                      ; 6.000 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[1]    ; registrador:reg1|Q[7] ; Clock      ; Clock    ; None                        ; None                      ; 5.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b1 ; Rin[3]                ; Clock      ; Clock    ; None                        ; None                      ; 5.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[2]    ; registrador:reg2|Q[7] ; Clock      ; Clock    ; None                        ; None                      ; 5.800 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[3]    ; registrador:reg3|Q[7] ; Clock      ; Clock    ; None                        ; None                      ; 5.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[3]    ; registrador:reg3|Q[3] ; Clock      ; Clock    ; None                        ; None                      ; 5.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[1]    ; registrador:reg1|Q[6] ; Clock      ; Clock    ; None                        ; None                      ; 5.500 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c2 ; Rout[1]               ; Clock      ; Clock    ; None                        ; None                      ; 5.500 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[2]    ; registrador:reg2|Q[3] ; Clock      ; Clock    ; None                        ; None                      ; 5.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[1]    ; registrador:reg1|Q[3] ; Clock      ; Clock    ; None                        ; None                      ; 5.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[1]    ; registrador:reg1|Q[2] ; Clock      ; Clock    ; None                        ; None                      ; 5.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[2]    ; registrador:reg2|Q[1] ; Clock      ; Clock    ; None                        ; None                      ; 5.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[1]    ; registrador:reg1|Q[1] ; Clock      ; Clock    ; None                        ; None                      ; 5.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.l2 ; Rin[1]                ; Clock      ; Clock    ; None                        ; None                      ; 5.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b2 ; Rout[2]               ; Clock      ; Clock    ; None                        ; None                      ; 5.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.a1 ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 5.300 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.a1 ; Rout[2]               ; Clock      ; Clock    ; None                        ; None                      ; 5.300 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[2]    ; registrador:reg2|Q[6] ; Clock      ; Clock    ; None                        ; None                      ; 5.200 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[3]    ; registrador:reg3|Q[6] ; Clock      ; Clock    ; None                        ; None                      ; 5.200 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[3]    ; registrador:reg3|Q[2] ; Clock      ; Clock    ; None                        ; None                      ; 5.200 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.s  ; Rout[1]               ; Clock      ; Clock    ; None                        ; None                      ; 5.100 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b3 ; Rout[2]               ; Clock      ; Clock    ; None                        ; None                      ; 5.000 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[2]    ; registrador:reg2|Q[5] ; Clock      ; Clock    ; None                        ; None                      ; 4.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[3]    ; registrador:reg3|Q[5] ; Clock      ; Clock    ; None                        ; None                      ; 4.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[3]    ; registrador:reg3|Q[1] ; Clock      ; Clock    ; None                        ; None                      ; 4.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c1 ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 4.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.a2 ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 4.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.a1 ; Rin[1]                ; Clock      ; Clock    ; None                        ; None                      ; 4.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.l3 ; estado.s              ; Clock      ; Clock    ; None                        ; None                      ; 4.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b3 ; estado.s              ; Clock      ; Clock    ; None                        ; None                      ; 4.900 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[1]    ; registrador:reg1|Q[5] ; Clock      ; Clock    ; None                        ; None                      ; 4.800 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[2]    ; registrador:reg2|Q[2] ; Clock      ; Clock    ; None                        ; None                      ; 4.800 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[1]    ; registrador:reg1|Q[4] ; Clock      ; Clock    ; None                        ; None                      ; 4.500 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b1 ; Rin[1]                ; Clock      ; Clock    ; None                        ; None                      ; 4.500 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c3 ; estado.s              ; Clock      ; Clock    ; None                        ; None                      ; 4.500 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[2]    ; registrador:reg2|Q[4] ; Clock      ; Clock    ; None                        ; None                      ; 4.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[3]    ; registrador:reg3|Q[4] ; Clock      ; Clock    ; None                        ; None                      ; 4.300 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.s  ; Rin[3]                ; Clock      ; Clock    ; None                        ; None                      ; 4.300 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rout[1]   ; Rout[1]               ; Clock      ; Clock    ; None                        ; None                      ; 4.200 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[3]    ; Rin[3]                ; Clock      ; Clock    ; None                        ; None                      ; 3.800 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rout[2]   ; Rout[2]               ; Clock      ; Clock    ; None                        ; None                      ; 3.800 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b2 ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 3.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c1 ; Rout[2]               ; Clock      ; Clock    ; None                        ; None                      ; 3.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.a2 ; Rout[2]               ; Clock      ; Clock    ; None                        ; None                      ; 3.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.s  ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 3.600 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.l2 ; Rin[3]                ; Clock      ; Clock    ; None                        ; None                      ; 3.100 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c2 ; Rin[3]                ; Clock      ; Clock    ; None                        ; None                      ; 3.100 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b1 ; Rout[3]               ; Clock      ; Clock    ; None                        ; None                      ; 3.100 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.s  ; estado.l1             ; Clock      ; Clock    ; None                        ; None                      ; 2.800 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.s  ; estado.a1             ; Clock      ; Clock    ; None                        ; None                      ; 2.800 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.l1 ; estado.l2             ; Clock      ; Clock    ; None                        ; None                      ; 2.800 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.s  ; estado.b1             ; Clock      ; Clock    ; None                        ; None                      ; 2.800 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c2 ; estado.c3             ; Clock      ; Clock    ; None                        ; None                      ; 2.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b1 ; estado.b2             ; Clock      ; Clock    ; None                        ; None                      ; 2.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b2 ; estado.b3             ; Clock      ; Clock    ; None                        ; None                      ; 2.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.a1 ; estado.a2             ; Clock      ; Clock    ; None                        ; None                      ; 2.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.s  ; estado.c1             ; Clock      ; Clock    ; None                        ; None                      ; 2.700 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[2]    ; registrador:reg2|Q[0] ; Clock      ; Clock    ; None                        ; None                      ; 2.600 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[3]    ; registrador:reg3|Q[0] ; Clock      ; Clock    ; None                        ; None                      ; 2.600 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.b2 ; Rin[3]                ; Clock      ; Clock    ; None                        ; None                      ; 1.500 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.a2 ; Rout[3]               ; Clock      ; Clock    ; None                        ; None                      ; 1.500 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[2]    ; Rin[2]                ; Clock      ; Clock    ; None                        ; None                      ; 1.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[1]    ; Rin[1]                ; Clock      ; Clock    ; None                        ; None                      ; 1.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.a2 ; estado.a2             ; Clock      ; Clock    ; None                        ; None                      ; 1.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c1 ; Rout[3]               ; Clock      ; Clock    ; None                        ; None                      ; 1.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.s  ; estado.s              ; Clock      ; Clock    ; None                        ; None                      ; 1.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Extern    ; Extern                ; Clock      ; Clock    ; None                        ; None                      ; 1.400 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.c1 ; estado.c2             ; Clock      ; Clock    ; None                        ; None                      ; 1.000 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.l2 ; estado.l3             ; Clock      ; Clock    ; None                        ; None                      ; 1.000 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; estado.l3 ; Extern                ; Clock      ; Clock    ; None                        ; None                      ; 1.000 ns                ;
; N/A   ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; Rin[1]    ; registrador:reg1|Q[0] ; Clock      ; Clock    ; None                        ; None                      ; 0.900 ns                ;
+-------+------------------------------------------------+-----------+-----------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+------------------------------------------------------------------------------------+
; tsu                                                                                ;
+-------+--------------+------------+-------------+-----------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From        ; To                    ; To Clock ;
+-------+--------------+------------+-------------+-----------------------+----------+
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; N/A   ; None         ; 9.000 ns   ; BusWires[1] ; registrador:reg2|Q[1] ; Clock    ;
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; N/A   ; None         ; 8.900 ns   ; BusWires[6] ; registrador:reg1|Q[6] ; Clock    ;
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; N/A   ; None         ; 5.900 ns   ; Start       ; Rin[2]                ; Clock    ;
; N/A   ; None         ; 5.900 ns   ; opcode[0]   ; Rin[2]                ; Clock    ;
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; N/A   ; None         ; 5.400 ns   ; opcode[0]   ; Rin[3]                ; Clock    ;
; N/A   ; None         ; 5.000 ns   ; Start       ; Rin[3]                ; Clock    ;
; N/A   ; None         ; 3.800 ns   ; opcode[1]   ; estado.c1             ; Clock    ;
; N/A   ; None         ; 3.800 ns   ; Start       ; estado.a1             ; Clock    ;
; N/A   ; None         ; 3.700 ns   ; opcode[1]   ; estado.b1             ; Clock    ;
; N/A   ; None         ; 3.700 ns   ; opcode[1]   ; estado.a1             ; Clock    ;
; N/A   ; None         ; 3.700 ns   ; opcode[1]   ; estado.l1             ; Clock    ;
; N/A   ; None         ; 3.700 ns   ; Start       ; estado.b1             ; Clock    ;
; N/A   ; None         ; 3.700 ns   ; Start       ; estado.c1             ; Clock    ;
; N/A   ; None         ; 3.700 ns   ; Start       ; estado.l1             ; Clock    ;
; N/A   ; None         ; 3.700 ns   ; opcode[0]   ; estado.b1             ; Clock    ;
; N/A   ; None         ; 3.700 ns   ; opcode[0]   ; estado.l1             ; Clock    ;
; N/A   ; None         ; 3.600 ns   ; Start       ; estado.s              ; Clock    ;
; N/A   ; None         ; 3.600 ns   ; opcode[0]   ; estado.c1             ; Clock    ;
; N/A   ; None         ; 3.600 ns   ; opcode[0]   ; estado.a1             ; Clock    ;
; N/A   ; None         ; 3.200 ns   ; opcode[0]   ; Rout[2]               ; Clock    ;
+-------+--------------+------------+-------------+-----------------------+----------+


+--------------------------------------------------------------------------------------+
; tco                                                                                  ;
+-------+--------------+------------+-----------------------+-------------+------------+
; Slack ; Required tco ; Actual tco ; From                  ; To          ; From Clock ;
+-------+--------------+------------+-----------------------+-------------+------------+
; N/A   ; None         ; 21.300 ns  ; Rout[1]               ; BusWires[7] ; Clock      ;
; N/A   ; None         ; 21.300 ns  ; Rout[1]               ; BusWires[3] ; Clock      ;
; N/A   ; None         ; 21.100 ns  ; Rout[1]               ; BusWires[6] ; Clock      ;
; N/A   ; None         ; 21.100 ns  ; Rout[1]               ; BusWires[2] ; Clock      ;
; N/A   ; None         ; 21.000 ns  ; Extern                ; BusWires[6] ; Clock      ;
; N/A   ; None         ; 21.000 ns  ; Extern                ; BusWires[2] ; Clock      ;
; N/A   ; None         ; 21.000 ns  ; Extern                ; BusWires[0] ; Clock      ;
; N/A   ; None         ; 20.900 ns  ; Rout[3]               ; BusWires[7] ; Clock      ;
; N/A   ; None         ; 20.900 ns  ; Rout[3]               ; BusWires[3] ; Clock      ;
; N/A   ; None         ; 20.800 ns  ; Rout[2]               ; BusWires[6] ; Clock      ;
; N/A   ; None         ; 20.800 ns  ; Rout[1]               ; BusWires[5] ; Clock      ;
; N/A   ; None         ; 20.800 ns  ; Rout[2]               ; BusWires[2] ; Clock      ;
; N/A   ; None         ; 20.800 ns  ; Rout[1]               ; BusWires[1] ; Clock      ;
; N/A   ; None         ; 20.800 ns  ; Rout[2]               ; BusWires[0] ; Clock      ;
; N/A   ; None         ; 20.800 ns  ; Rout[1]               ; BusWires[0] ; Clock      ;
; N/A   ; None         ; 20.600 ns  ; Rout[3]               ; BusWires[6] ; Clock      ;
; N/A   ; None         ; 20.600 ns  ; Rout[1]               ; BusWires[4] ; Clock      ;
; N/A   ; None         ; 20.600 ns  ; Rout[3]               ; BusWires[2] ; Clock      ;
; N/A   ; None         ; 20.400 ns  ; Rout[3]               ; BusWires[5] ; Clock      ;
; N/A   ; None         ; 20.400 ns  ; Rout[3]               ; BusWires[1] ; Clock      ;
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; N/A   ; None         ; 16.700 ns  ; registrador:reg1|Q[4] ; BusWires[4] ; Clock      ;
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; N/A   ; None         ; 16.300 ns  ; registrador:reg1|Q[5] ; BusWires[5] ; Clock      ;
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; N/A   ; None         ; 15.400 ns  ; registrador:reg2|Q[7] ; BusWires[7] ; Clock      ;
; N/A   ; None         ; 15.400 ns  ; registrador:reg2|Q[5] ; BusWires[5] ; Clock      ;
+-------+--------------+------------+-----------------------+-------------+------------+


+---------------------------------------------------------------------+
; tpd                                                                 ;
+-------+-------------------+-----------------+---------+-------------+
; Slack ; Required P2P Time ; Actual P2P Time ; From    ; To          ;
+-------+-------------------+-----------------+---------+-------------+
; N/A   ; None              ; 22.200 ns       ; Data[6] ; BusWires[6] ;
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; N/A   ; None              ; 21.100 ns       ; Data[4] ; BusWires[4] ;
; N/A   ; None              ; 20.700 ns       ; Data[5] ; BusWires[5] ;
; N/A   ; None              ; 19.200 ns       ; Data[2] ; BusWires[2] ;
; N/A   ; None              ; 19.000 ns       ; Data[3] ; BusWires[3] ;
; N/A   ; None              ; 16.800 ns       ; Data[0] ; BusWires[0] ;
; N/A   ; None              ; 15.700 ns       ; Data[1] ; BusWires[1] ;
+-------+-------------------+-----------------+---------+-------------+


+------------------------------------------------------------------------------------------+
; th                                                                                       ;
+---------------+-------------+-----------+-------------+-----------------------+----------+
; Minimum Slack ; Required th ; Actual th ; From        ; To                    ; To Clock ;
+---------------+-------------+-----------+-------------+-----------------------+----------+
; N/A           ; None        ; -1.500 ns ; opcode[0]   ; Rout[2]               ; Clock    ;
; N/A           ; None        ; -1.900 ns ; Start       ; estado.s              ; Clock    ;
; N/A           ; None        ; -1.900 ns ; opcode[0]   ; estado.c1             ; Clock    ;
; N/A           ; None        ; -1.900 ns ; opcode[0]   ; estado.a1             ; Clock    ;
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; N/A           ; None        ; -3.800 ns ; opcode[1]   ; Rout[1]               ; Clock    ;
; N/A           ; None        ; -3.800 ns ; Start       ; Rout[1]               ; Clock    ;
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; N/A           ; None        ; -4.200 ns ; Start       ; Rin[2]                ; Clock    ;
; N/A           ; None        ; -4.200 ns ; opcode[0]   ; Rin[2]                ; Clock    ;
; N/A           ; None        ; -4.400 ns ; opcode[1]   ; Rin[1]                ; Clock    ;
; N/A           ; None        ; -4.400 ns ; Start       ; Rin[1]                ; Clock    ;
; N/A           ; None        ; -4.800 ns ; BusWires[4] ; registrador:reg3|Q[4] ; Clock    ;
; N/A           ; None        ; -4.800 ns ; BusWires[4] ; registrador:reg1|Q[4] ; Clock    ;
; N/A           ; None        ; -4.800 ns ; BusWires[4] ; registrador:reg2|Q[4] ; Clock    ;
; N/A           ; None        ; -5.600 ns ; BusWires[0] ; registrador:reg1|Q[0] ; Clock    ;
; N/A           ; None        ; -5.600 ns ; BusWires[0] ; registrador:reg3|Q[0] ; Clock    ;
; N/A           ; None        ; -5.600 ns ; BusWires[0] ; registrador:reg2|Q[0] ; Clock    ;
; N/A           ; None        ; -6.000 ns ; opcode[1]   ; Extern                ; Clock    ;
; N/A           ; None        ; -6.000 ns ; opcode[1]   ; Rout[2]               ; Clock    ;
; N/A           ; None        ; -6.000 ns ; Start       ; Extern                ; Clock    ;
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; N/A           ; None        ; -6.000 ns ; opcode[0]   ; Extern                ; Clock    ;
; N/A           ; None        ; -6.900 ns ; BusWires[7] ; registrador:reg3|Q[7] ; Clock    ;
; N/A           ; None        ; -6.900 ns ; BusWires[7] ; registrador:reg1|Q[7] ; Clock    ;
; N/A           ; None        ; -6.900 ns ; BusWires[7] ; registrador:reg2|Q[7] ; Clock    ;
; N/A           ; None        ; -6.900 ns ; BusWires[5] ; registrador:reg3|Q[5] ; Clock    ;
; N/A           ; None        ; -6.900 ns ; BusWires[5] ; registrador:reg1|Q[5] ; Clock    ;
; N/A           ; None        ; -6.900 ns ; BusWires[5] ; registrador:reg2|Q[5] ; Clock    ;
; N/A           ; None        ; -6.900 ns ; BusWires[3] ; registrador:reg3|Q[3] ; Clock    ;
; N/A           ; None        ; -6.900 ns ; BusWires[1] ; registrador:reg3|Q[1] ; Clock    ;
; N/A           ; None        ; -7.100 ns ; BusWires[2] ; registrador:reg3|Q[2] ; Clock    ;
; N/A           ; None        ; -7.200 ns ; BusWires[6] ; registrador:reg3|Q[6] ; Clock    ;
; N/A           ; None        ; -7.200 ns ; BusWires[6] ; registrador:reg1|Q[6] ; Clock    ;
; N/A           ; None        ; -7.200 ns ; BusWires[6] ; registrador:reg2|Q[6] ; Clock    ;
; N/A           ; None        ; -7.200 ns ; BusWires[3] ; registrador:reg1|Q[3] ; Clock    ;
; N/A           ; None        ; -7.200 ns ; BusWires[3] ; registrador:reg2|Q[3] ; Clock    ;
; N/A           ; None        ; -7.300 ns ; BusWires[1] ; registrador:reg1|Q[1] ; Clock    ;
; N/A           ; None        ; -7.300 ns ; BusWires[1] ; registrador:reg2|Q[1] ; Clock    ;
; N/A           ; None        ; -7.800 ns ; BusWires[2] ; registrador:reg1|Q[2] ; Clock    ;
; N/A           ; None        ; -8.000 ns ; BusWires[2] ; registrador:reg2|Q[2] ; Clock    ;
+---------------+-------------+-----------+-------------+-----------------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
    Info: Version 5.0 Build 168 06/22/2005 Service Pack 1 SJ Web Edition
    Info: Processing started: Mon Mar 12 12:37:41 2007
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off minicpu -c minicpu
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "Clock" is an undefined clock
Info: Clock "Clock" has Internal fmax of 90.91 MHz between source register "estado.l1" and destination register "Rin[3]" (period= 11.0 ns)
    Info: + Longest register to register delay is 9.400 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC1_B28; Fanout = 2; REG Node = 'estado.l1'
        Info: 2: + IC(1.800 ns) + CELL(1.700 ns) = 3.500 ns; Loc. = LC1_B29; Fanout = 2; COMB Node = 'Select~677'
        Info: 3: + IC(1.800 ns) + CELL(1.300 ns) = 6.600 ns; Loc. = LC3_B30; Fanout = 1; COMB Node = 'Select~705'
        Info: 4: + IC(0.000 ns) + CELL(1.800 ns) = 8.400 ns; Loc. = LC4_B30; Fanout = 1; COMB Node = 'Select~687'
        Info: 5: + IC(0.100 ns) + CELL(0.900 ns) = 9.400 ns; Loc. = LC6_B30; Fanout = 9; REG Node = 'Rin[3]'
        Info: Total cell delay = 5.700 ns ( 60.64 % )
        Info: Total interconnect delay = 3.700 ns ( 39.36 % )
    Info: - Smallest clock skew is 0.000 ns
        Info: + Shortest clock path from clock "Clock" to destination register is 3.900 ns
            Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_91; Fanout = 43; CLK Node = 'Clock'
            Info: 2: + IC(2.400 ns) + CELL(0.000 ns) = 3.900 ns; Loc. = LC6_B30; Fanout = 9; REG Node = 'Rin[3]'
            Info: Total cell delay = 1.500 ns ( 38.46 % )
            Info: Total interconnect delay = 2.400 ns ( 61.54 % )
        Info: - Longest clock path from clock "Clock" to source register is 3.900 ns
            Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_91; Fanout = 43; CLK Node = 'Clock'
            Info: 2: + IC(2.400 ns) + CELL(0.000 ns) = 3.900 ns; Loc. = LC1_B28; Fanout = 2; REG Node = 'estado.l1'
            Info: Total cell delay = 1.500 ns ( 38.46 % )
            Info: Total interconnect delay = 2.400 ns ( 61.54 % )
    Info: + Micro clock to output delay of source is 0.400 ns
    Info: + Micro setup delay of destination is 1.200 ns
Info: tsu for register "registrador:reg2|Q[2]" (data pin = "BusWires[2]", clock pin = "Clock") is 9.700 ns
    Info: + Longest pin to register delay is 12.400 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PIN_236; Fanout = 1; PIN Node = 'BusWires[2]'
        Info: 2: + IC(0.000 ns) + CELL(6.400 ns) = 6.400 ns; Loc. = IOC_236; Fanout = 3; COMB Node = 'BusWires[2]~5'
        Info: 3: + IC(5.100 ns) + CELL(0.900 ns) = 12.400 ns; Loc. = LC1_H31; Fanout = 1; REG Node = 'registrador:reg2|Q[2]'
        Info: Total cell delay = 7.300 ns ( 58.87 % )
        Info: Total interconnect delay = 5.100 ns ( 41.13 % )
    Info: + Micro setup delay of destination is 1.200 ns
    Info: - Shortest clock path from clock "Clock" to destination register is 3.900 ns
        Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_91; Fanout = 43; CLK Node = 'Clock'
        Info: 2: + IC(2.400 ns) + CELL(0.000 ns) = 3.900 ns; Loc. = LC1_H31; Fanout = 1; REG Node = 'registrador:reg2|Q[2]'
        Info: Total cell delay = 1.500 ns ( 38.46 % )
        Info: Total interconnect delay = 2.400 ns ( 61.54 % )
Info: tco from clock "Clock" to destination pin "BusWires[7]" through register "Rout[1]" is 21.300 ns
    Info: + Longest clock path from clock "Clock" to source register is 3.900 ns
        Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_91; Fanout = 43; CLK Node = 'Clock'
        Info: 2: + IC(2.400 ns) + CELL(0.000 ns) = 3.900 ns; Loc. = LC8_B28; Fanout = 11; REG Node = 'Rout[1]'
        Info: Total cell delay = 1.500 ns ( 38.46 % )
        Info: Total interconnect delay = 2.400 ns ( 61.54 % )
    Info: + Micro clock to output delay of source is 0.400 ns
    Info: + Longest register to pin delay is 17.000 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC8_B28; Fanout = 11; REG Node = 'Rout[1]'
        Info: 2: + IC(5.100 ns) + CELL(1.300 ns) = 6.400 ns; Loc. = LC3_H51; Fanout = 1; COMB Node = 'trin:tri3|barramento[7]~385'
        Info: 3: + IC(0.000 ns) + CELL(1.800 ns) = 8.200 ns; Loc. = LC4_H51; Fanout = 1; COMB Node = 'trin:tri3|barramento[7]~353'
        Info: 4: + IC(1.700 ns) + CELL(7.100 ns) = 17.000 ns; Loc. = PIN_61; Fanout = 0; PIN Node = 'BusWires[7]'
        Info: Total cell delay = 10.200 ns ( 60.00 % )
        Info: Total interconnect delay = 6.800 ns ( 40.00 % )
Info: Longest tpd from source pin "Data[6]" to destination pin "BusWires[6]" is 22.200 ns
    Info: 1: + IC(0.000 ns) + CELL(6.400 ns) = 6.400 ns; Loc. = PIN_79; Fanout = 1; PIN Node = 'Data[6]'
    Info: 2: + IC(4.700 ns) + CELL(2.100 ns) = 13.200 ns; Loc. = LC8_F49; Fanout = 1; COMB Node = 'trin:tri3|barramento[6]~352'
    Info: 3: + IC(1.900 ns) + CELL(7.100 ns) = 22.200 ns; Loc. = PIN_238; Fanout = 0; PIN Node = 'BusWires[6]'
    Info: Total cell delay = 15.600 ns ( 70.27 % )
    Info: Total interconnect delay = 6.600 ns ( 29.73 % )
Info: th for register "Rout[2]" (data pin = "opcode[0]", clock pin = "Clock") is -1.500 ns
    Info: + Longest clock path from clock "Clock" to destination register is 3.900 ns
        Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_91; Fanout = 43; CLK Node = 'Clock'
        Info: 2: + IC(2.400 ns) + CELL(0.000 ns) = 3.900 ns; Loc. = LC7_B29; Fanout = 11; REG Node = 'Rout[2]'
        Info: Total cell delay = 1.500 ns ( 38.46 % )
        Info: Total interconnect delay = 2.400 ns ( 61.54 % )
    Info: + Micro hold delay of destination is 0.500 ns
    Info: - Shortest pin to register delay is 5.900 ns
        Info: 1: + IC(0.000 ns) + CELL(1.500 ns) = 1.500 ns; Loc. = PIN_90; Fanout = 8; PIN Node = 'opcode[0]'
        Info: 2: + IC(3.500 ns) + CELL(0.900 ns) = 5.900 ns; Loc. = LC7_B29; Fanout = 11; REG Node = 'Rout[2]'
        Info: Total cell delay = 2.400 ns ( 40.68 % )
        Info: Total interconnect delay = 3.500 ns ( 59.32 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
    Info: Processing ended: Mon Mar 12 12:37:45 2007
    Info: Elapsed time: 00:00:04


