Fitter report for projeto11
Thu Oct 26 14:14:37 2006
Version 5.0 Build 168 06/22/2005 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Fitter Device Options
  5. Fitter Equations
  6. Input Pins
  7. Output Pins
  8. All Package Pins
  9. Carry Chains
 10. Non-Global High Fan-Out Signals
 11. LAB
 12. Local Routing Interconnect
 13. LAB External Interconnect
 14. Row Interconnect
 15. LAB Column Interconnect
 16. LAB Column Interconnect
 17. Fitter Resource Usage Summary
 18. Fitter Resource Utilization by Entity
 19. Delay Chain Summary
 20. Pin-Out File
 21. Fitter Messages



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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic       
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programming logic devices manufactured by Altera and sold by   
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; Fitter Summary                                                       ;
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; Fitter Status         ; Successful - Thu Oct 26 14:14:36 2006        ;
; Quartus II Version    ; 5.0 Build 168 06/22/2005 SP 1 SJ Web Edition ;
; Revision Name         ; projeto11                                    ;
; Top-level Entity Name ; projeto11                                    ;
; Family                ; FLEX10K                                      ;
; Device                ; EPF10K70RC240-4                              ;
; Timing Models         ; Final                                        ;
; Total logic elements  ; 111 / 3,744 ( 2 % )                          ;
; Total pins            ; 15 / 189 ( 7 % )                             ;
; Total memory bits     ; 0 / 18,432 ( 0 % )                           ;
+-----------------------+----------------------------------------------+


+------------------------------------------------------------------------------------------------------+
; Fitter Settings                                                                                      ;
+------------------------------------------------------------+--------------------+--------------------+
; Option                                                     ; Setting            ; Default Value      ;
+------------------------------------------------------------+--------------------+--------------------+
; Device                                                     ; EPF10K70RC240-4    ;                    ;
; Use smart compilation                                      ; Off                ; Off                ;
; Placement Effort Multiplier                                ; 1.0                ; 1.0                ;
; Router Effort Multiplier                                   ; 1.0                ; 1.0                ;
; Optimize Timing                                            ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing                 ; On                 ; On                 ;
; Limit to One Fitting Attempt                               ; Off                ; Off                ;
; Final Placement Optimizations                              ; Automatically      ; Automatically      ;
; Fitter Initial Placement Seed                              ; 1                  ; 1                  ;
; Slow Slew Rate                                             ; Off                ; Off                ;
; Auto Global Memory Control Signals                         ; Off                ; Off                ;
; Logic Cell Insertion - Individual Logic Cells              ; On                 ; On                 ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On                 ; On                 ;
; Fitter Effort                                              ; Auto Fit           ; Auto Fit           ;
; Auto Global Clock                                          ; On                 ; On                 ;
; Auto Global Output Enable                                  ; On                 ; On                 ;
; Auto Global Register Control Signals                       ; On                 ; On                 ;
+------------------------------------------------------------+--------------------+--------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Passive Serial           ;
; Reserve all unused pins                      ; As output driving ground ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in E:/circuitos logicos/laboratorio/projeto11/projeto11.fit.eqn.


+---------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                            ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Name  ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; Single-Pin CE ; I/O Standard ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; reset ; 28    ;  D  ; --   ; 7       ; no     ; no           ; no                      ; no            ; no            ; TTL          ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                             ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; Name        ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; display1[7] ; 13    ;  B  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display1[6] ; 12    ;  B  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display1[5] ; 11    ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display1[4] ; 9     ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display1[3] ; 8     ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display1[2] ; 7     ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display1[1] ; 6     ;  A  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display2[7] ; 24    ;  C  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display2[6] ; 23    ;  C  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display2[5] ; 21    ;  C  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display2[4] ; 20    ;  C  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display2[3] ; 19    ;  C  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display2[2] ; 18    ;  B  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
; display2[1] ; 17    ;  B  ; --   ; no           ; no                       ; no            ; no             ; no            ; no            ; no         ; no            ; TTL          ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+


+------------------------------------+
; All Package Pins                   ;
+-------+-------------+--------------+
; Pin # ; Usage       ; I/O Standard ;
+-------+-------------+--------------+
; 1     ; #TCK        ;              ;
; 2     ; ^CONF_DONE  ;              ;
; 3     ; ^nCEO       ;              ;
; 4     ; #TDO        ;              ;
; 5     ; VCC_INT     ;              ;
; 6     ; display1[1] ; TTL          ;
; 7     ; display1[2] ; TTL          ;
; 8     ; display1[3] ; TTL          ;
; 9     ; display1[4] ; TTL          ;
; 10    ; GND_INT     ;              ;
; 11    ; display1[5] ; TTL          ;
; 12    ; display1[6] ; TTL          ;
; 13    ; display1[7] ; TTL          ;
; 14    ; GND*        ;              ;
; 15    ; GND*        ;              ;
; 16    ; VCC_INT     ;              ;
; 17    ; display2[1] ; TTL          ;
; 18    ; display2[2] ; TTL          ;
; 19    ; display2[3] ; TTL          ;
; 20    ; display2[4] ; TTL          ;
; 21    ; display2[5] ; TTL          ;
; 22    ; GND_INT     ;              ;
; 23    ; display2[6] ; TTL          ;
; 24    ; display2[7] ; TTL          ;
; 25    ; GND*        ;              ;
; 26    ; GND*        ;              ;
; 27    ; VCC_INT     ;              ;
; 28    ; reset       ; TTL          ;
; 29    ; GND*        ;              ;
; 30    ; GND*        ;              ;
; 31    ; GND*        ;              ;
; 32    ; GND_INT     ;              ;
; 33    ; GND*        ;              ;
; 34    ; GND*        ;              ;
; 35    ; GND*        ;              ;
; 36    ; GND*        ;              ;
; 37    ; VCC_INT     ;              ;
; 38    ; GND*        ;              ;
; 39    ; GND*        ;              ;
; 40    ; GND*        ;              ;
; 41    ; GND*        ;              ;
; 42    ; GND_INT     ;              ;
; 43    ; GND*        ;              ;
; 44    ; GND*        ;              ;
; 45    ; GND*        ;              ;
; 46    ; GND*        ;              ;
; 47    ; VCC_INT     ;              ;
; 48    ; GND*        ;              ;
; 49    ; GND*        ;              ;
; 50    ; GND*        ;              ;
; 51    ; GND*        ;              ;
; 52    ; GND_INT     ;              ;
; 53    ; GND*        ;              ;
; 54    ; GND*        ;              ;
; 55    ; GND*        ;              ;
; 56    ; GND*        ;              ;
; 57    ; VCC_INT     ;              ;
; 58    ; #TMS        ;              ;
; 59    ; #TRST       ;              ;
; 60    ; ^nSTATUS    ;              ;
; 61    ; GND*        ;              ;
; 62    ; GND*        ;              ;
; 63    ; GND*        ;              ;
; 64    ; GND*        ;              ;
; 65    ; GND*        ;              ;
; 66    ; GND*        ;              ;
; 67    ; GND*        ;              ;
; 68    ; GND*        ;              ;
; 69    ; GND_INT     ;              ;
; 70    ; GND*        ;              ;
; 71    ; GND*        ;              ;
; 72    ; GND*        ;              ;
; 73    ; GND*        ;              ;
; 74    ; GND*        ;              ;
; 75    ; GND*        ;              ;
; 76    ; GND*        ;              ;
; 77    ; VCC_INT     ;              ;
; 78    ; GND*        ;              ;
; 79    ; GND*        ;              ;
; 80    ; GND*        ;              ;
; 81    ; GND*        ;              ;
; 82    ; GND*        ;              ;
; 83    ; GND*        ;              ;
; 84    ; GND*        ;              ;
; 85    ; GND_INT     ;              ;
; 86    ; GND*        ;              ;
; 87    ; GND*        ;              ;
; 88    ; GND*        ;              ;
; 89    ; VCC_INT     ;              ;
; 90    ; GND+        ;              ;
; 91    ; GND+        ;              ;
; 92    ; GND+        ;              ;
; 93    ; GND_INT     ;              ;
; 94    ; GND*        ;              ;
; 95    ; GND*        ;              ;
; 96    ; VCC_INT     ;              ;
; 97    ; GND*        ;              ;
; 98    ; GND*        ;              ;
; 99    ; GND*        ;              ;
; 100   ; GND*        ;              ;
; 101   ; GND*        ;              ;
; 102   ; GND*        ;              ;
; 103   ; GND*        ;              ;
; 104   ; GND_INT     ;              ;
; 105   ; GND*        ;              ;
; 106   ; GND*        ;              ;
; 107   ; GND*        ;              ;
; 108   ; GND*        ;              ;
; 109   ; GND*        ;              ;
; 110   ; GND*        ;              ;
; 111   ; GND*        ;              ;
; 112   ; VCC_INT     ;              ;
; 113   ; GND*        ;              ;
; 114   ; GND*        ;              ;
; 115   ; GND*        ;              ;
; 116   ; GND*        ;              ;
; 117   ; GND*        ;              ;
; 118   ; GND*        ;              ;
; 119   ; GND*        ;              ;
; 120   ; GND*        ;              ;
; 121   ; ^nCONFIG    ;              ;
; 122   ; VCC_INT     ;              ;
; 123   ; ^MSEL1      ;              ;
; 124   ; ^MSEL0      ;              ;
; 125   ; GND_INT     ;              ;
; 126   ; GND*        ;              ;
; 127   ; GND*        ;              ;
; 128   ; GND*        ;              ;
; 129   ; GND*        ;              ;
; 130   ; VCC_INT     ;              ;
; 131   ; GND*        ;              ;
; 132   ; GND*        ;              ;
; 133   ; GND*        ;              ;
; 134   ; GND*        ;              ;
; 135   ; GND_INT     ;              ;
; 136   ; GND*        ;              ;
; 137   ; GND*        ;              ;
; 138   ; GND*        ;              ;
; 139   ; GND*        ;              ;
; 140   ; VCC_INT     ;              ;
; 141   ; GND*        ;              ;
; 142   ; GND*        ;              ;
; 143   ; GND*        ;              ;
; 144   ; GND*        ;              ;
; 145   ; GND_INT     ;              ;
; 146   ; GND*        ;              ;
; 147   ; GND*        ;              ;
; 148   ; GND*        ;              ;
; 149   ; GND*        ;              ;
; 150   ; VCC_INT     ;              ;
; 151   ; GND*        ;              ;
; 152   ; GND*        ;              ;
; 153   ; GND*        ;              ;
; 154   ; GND*        ;              ;
; 155   ; GND_INT     ;              ;
; 156   ; GND*        ;              ;
; 157   ; GND*        ;              ;
; 158   ; GND*        ;              ;
; 159   ; GND*        ;              ;
; 160   ; VCC_INT     ;              ;
; 161   ; GND*        ;              ;
; 162   ; GND*        ;              ;
; 163   ; GND*        ;              ;
; 164   ; GND*        ;              ;
; 165   ; GND_INT     ;              ;
; 166   ; GND*        ;              ;
; 167   ; GND*        ;              ;
; 168   ; GND*        ;              ;
; 169   ; GND*        ;              ;
; 170   ; VCC_INT     ;              ;
; 171   ; GND*        ;              ;
; 172   ; GND*        ;              ;
; 173   ; GND*        ;              ;
; 174   ; GND*        ;              ;
; 175   ; GND*        ;              ;
; 176   ; GND_INT     ;              ;
; 177   ; #TDI        ;              ;
; 178   ; ^nCE        ;              ;
; 179   ; ^DCLK       ;              ;
; 180   ; ^DATA0      ;              ;
; 181   ; GND*        ;              ;
; 182   ; GND*        ;              ;
; 183   ; GND*        ;              ;
; 184   ; GND*        ;              ;
; 185   ; GND*        ;              ;
; 186   ; GND*        ;              ;
; 187   ; GND*        ;              ;
; 188   ; GND*        ;              ;
; 189   ; VCC_INT     ;              ;
; 190   ; GND*        ;              ;
; 191   ; GND*        ;              ;
; 192   ; GND*        ;              ;
; 193   ; GND*        ;              ;
; 194   ; GND*        ;              ;
; 195   ; GND*        ;              ;
; 196   ; GND*        ;              ;
; 197   ; GND_INT     ;              ;
; 198   ; GND*        ;              ;
; 199   ; GND*        ;              ;
; 200   ; GND*        ;              ;
; 201   ; GND*        ;              ;
; 202   ; GND*        ;              ;
; 203   ; GND*        ;              ;
; 204   ; GND*        ;              ;
; 205   ; VCC_INT     ;              ;
; 206   ; GND*        ;              ;
; 207   ; GND*        ;              ;
; 208   ; GND*        ;              ;
; 209   ; GND*        ;              ;
; 210   ; GND+        ;              ;
; 211   ; GND+        ;              ;
; 212   ; GND+        ;              ;
; 213   ; GND*        ;              ;
; 214   ; GND*        ;              ;
; 215   ; GND*        ;              ;
; 216   ; GND_INT     ;              ;
; 217   ; GND*        ;              ;
; 218   ; GND*        ;              ;
; 219   ; GND*        ;              ;
; 220   ; GND*        ;              ;
; 221   ; GND*        ;              ;
; 222   ; GND*        ;              ;
; 223   ; GND*        ;              ;
; 224   ; VCC_INT     ;              ;
; 225   ; GND*        ;              ;
; 226   ; GND*        ;              ;
; 227   ; GND*        ;              ;
; 228   ; GND*        ;              ;
; 229   ; GND*        ;              ;
; 230   ; GND*        ;              ;
; 231   ; GND*        ;              ;
; 232   ; GND_INT     ;              ;
; 233   ; GND*        ;              ;
; 234   ; GND*        ;              ;
; 235   ; GND*        ;              ;
; 236   ; GND*        ;              ;
; 237   ; GND*        ;              ;
; 238   ; GND*        ;              ;
; 239   ; GND*        ;              ;
; 240   ; GND*        ;              ;
+-------+-------------+--------------+


+---------------------------------------------+
; Carry Chains                                ;
+--------------------+------------------------+
; Carry Chain Length ; Number of Carry Chains ;
+--------------------+------------------------+
; 0 - 1              ; 0                      ;
; 2 - 3              ; 0                      ;
; 4 - 5              ; 0                      ;
; 6 - 7              ; 1                      ;
; 8 - 9              ; 0                      ;
; 10 - 11            ; 0                      ;
; 12 - 13            ; 0                      ;
; 14 - 15            ; 0                      ;
; 16 - 17            ; 0                      ;
; 18 - 19            ; 2                      ;
+--------------------+------------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                                                                                            ;
+--------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; Name                                                                                                                                             ; Fan-Out ;
+--------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4|add_sub_cella[4]~111  ; 16      ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_5|add_sub_cella[4]~132  ; 14      ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_5b8:add_sub_3|add_sub_cella[3]~53   ; 12      ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_5b8:add_sub_3|add_sub_cella[3]~53   ; 9       ;
; numero[0]~307                                                                                                                                    ; 9       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4|add_sub_cella[4]~104  ; 9       ;
; numero[5]~312                                                                                                                                    ; 8       ;
; numero[4]~311                                                                                                                                    ; 8       ;
; numero[6]~306                                                                                                                                    ; 7       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_6|add_sub_cella[4]~151  ; 7       ;
; reset                                                                                                                                            ; 7       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_5|add_sub_cella[4]~132  ; 7       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[32]~593                            ; 7       ;
; numero[6]~313                                                                                                                                    ; 6       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[31]~590                            ; 6       ;
; numero[2]~309                                                                                                                                    ; 6       ;
; numero[3]~310                                                                                                                                    ; 6       ;
; numero[1]~308                                                                                                                                    ; 6       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_6|add_sub_cella[4]~146  ; 4       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_5b8:add_sub_3|add_sub_cella[1]~COUT ; 3       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4|add_sub_cella[2]~COUT ; 3       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4|add_sub_cella[2]~COUT ; 3       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[33]~597                            ; 3       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_6|add_sub_cella[1]~COUT ; 3       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4|add_sub_cella[1]~COUT ; 3       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_5b8:add_sub_3|add_sub_cella[2]~COUT ; 3       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_5b8:add_sub_3|add_sub_cella[1]~COUT ; 3       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_5b8:add_sub_3|add_sub_cella[2]~COUT ; 3       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4|add_sub_cella[1]~COUT ; 3       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_5|add_sub_cella[2]~COUT ; 2       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[21]~417                            ; 2       ;
; Mux~624                                                                                                                                          ; 2       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[22]~407                            ; 2       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4|add_sub_cella[3]~COUT ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4|add_sub_cella[3]~COUT ; 2       ;
; lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[3]                                                                              ; 2       ;
; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_5|add_sub_cella[3]~COUT ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_5|add_sub_cella[2]~COUT ; 2       ;
; lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[0]                                                                              ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_5|add_sub_cella[3]~COUT ; 2       ;
; lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[1]                                                                              ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[27]~595                            ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[26]~592                            ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_6|add_sub_cella[3]~COUT ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_6|add_sub_cella[2]~COUT ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[21]~594                            ; 2       ;
; lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[2]                                                                              ; 2       ;
; lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node|cout[5]                                                                              ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[27]~596                            ; 2       ;
; lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|StageOut[26]~591                            ; 2       ;
+--------------------------------------------------------------------------------------------------------------------------------------------------+---------+


+-------------------------------------------+
; LAB                                       ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0                        ; 445            ;
; 1                        ; 9              ;
; 2                        ; 0              ;
; 3                        ; 0              ;
; 4                        ; 0              ;
; 5                        ; 1              ;
; 6                        ; 1              ;
; 7                        ; 5              ;
; 8                        ; 7              ;
+--------------------------+----------------+


+----------------------------------------------+
; Local Routing Interconnect                   ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0                           ; 460            ;
; 1                           ; 1              ;
; 2                           ; 1              ;
; 3                           ; 4              ;
; 4                           ; 1              ;
; 5                           ; 1              ;
+-----------------------------+----------------+


+---------------------------------------------+
; LAB External Interconnect                   ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0                          ; 445            ;
; 1                          ; 0              ;
; 2                          ; 4              ;
; 3                          ; 0              ;
; 4                          ; 7              ;
; 5                          ; 1              ;
; 6                          ; 0              ;
; 7                          ; 5              ;
; 8                          ; 1              ;
; 9                          ; 2              ;
; 10                         ; 0              ;
; 11                         ; 0              ;
; 12                         ; 0              ;
; 13                         ; 3              ;
+----------------------------+----------------+


+-----------------------------------------------------------------------------------------+
; Row Interconnect                                                                        ;
+-------+--------------------+-----------------------------+------------------------------+
; Row   ; Interconnect Used  ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
;  A    ;  9 / 208 ( 4 % )   ;  30 / 104 ( 28 % )          ;  0 / 104 ( 0 % )             ;
;  B    ;  2 / 208 ( < 1 % ) ;  0 / 104 ( 0 % )            ;  2 / 104 ( 1 % )             ;
;  C    ;  8 / 208 ( 3 % )   ;  36 / 104 ( 34 % )          ;  3 / 104 ( 2 % )             ;
;  D    ;  1 / 208 ( < 1 % ) ;  0 / 104 ( 0 % )            ;  0 / 104 ( 0 % )             ;
;  E    ;  0 / 208 ( 0 % )   ;  0 / 104 ( 0 % )            ;  0 / 104 ( 0 % )             ;
;  F    ;  0 / 208 ( 0 % )   ;  0 / 104 ( 0 % )            ;  0 / 104 ( 0 % )             ;
;  G    ;  2 / 208 ( < 1 % ) ;  14 / 104 ( 13 % )          ;  0 / 104 ( 0 % )             ;
;  H    ;  0 / 208 ( 0 % )   ;  0 / 104 ( 0 % )            ;  0 / 104 ( 0 % )             ;
;  I    ;  0 / 208 ( 0 % )   ;  0 / 104 ( 0 % )            ;  0 / 104 ( 0 % )             ;
; Total ;  22 / 1872 ( 1 % ) ;  80 / 936 ( 8 % )           ;  5 / 936 ( < 1 % )           ;
+-------+--------------------+-----------------------------+------------------------------+


+----------------------------+
; LAB Column Interconnect    ;
+-------+--------------------+
; Col.  ; Interconnect Used  ;
+-------+--------------------+
; 1     ;  0 / 24 ( 0 % )    ;
; 2     ;  7 / 24 ( 29 % )   ;
; 3     ;  0 / 24 ( 0 % )    ;
; 4     ;  0 / 24 ( 0 % )    ;
; 5     ;  1 / 24 ( 4 % )    ;
; 6     ;  0 / 24 ( 0 % )    ;
; 7     ;  0 / 24 ( 0 % )    ;
; 8     ;  0 / 24 ( 0 % )    ;
; 9     ;  0 / 24 ( 0 % )    ;
; 10    ;  0 / 24 ( 0 % )    ;
; 11    ;  1 / 24 ( 4 % )    ;
; 12    ;  1 / 24 ( 4 % )    ;
; 13    ;  0 / 24 ( 0 % )    ;
; 14    ;  0 / 24 ( 0 % )    ;
; 15    ;  0 / 24 ( 0 % )    ;
; 16    ;  0 / 24 ( 0 % )    ;
; 17    ;  0 / 24 ( 0 % )    ;
; 18    ;  0 / 24 ( 0 % )    ;
; 19    ;  1 / 24 ( 4 % )    ;
; 20    ;  0 / 24 ( 0 % )    ;
; 21    ;  0 / 24 ( 0 % )    ;
; 22    ;  0 / 24 ( 0 % )    ;
; 23    ;  0 / 24 ( 0 % )    ;
; 24    ;  0 / 24 ( 0 % )    ;
; 25    ;  0 / 24 ( 0 % )    ;
; 26    ;  1 / 24 ( 4 % )    ;
; 27    ;  0 / 24 ( 0 % )    ;
; 28    ;  0 / 24 ( 0 % )    ;
; 29    ;  0 / 24 ( 0 % )    ;
; 30    ;  0 / 24 ( 0 % )    ;
; 31    ;  0 / 24 ( 0 % )    ;
; 32    ;  0 / 24 ( 0 % )    ;
; 33    ;  0 / 24 ( 0 % )    ;
; 34    ;  0 / 24 ( 0 % )    ;
; 35    ;  0 / 24 ( 0 % )    ;
; 36    ;  0 / 24 ( 0 % )    ;
; 37    ;  0 / 24 ( 0 % )    ;
; 38    ;  0 / 24 ( 0 % )    ;
; 39    ;  0 / 24 ( 0 % )    ;
; 40    ;  0 / 24 ( 0 % )    ;
; 41    ;  0 / 24 ( 0 % )    ;
; 42    ;  0 / 24 ( 0 % )    ;
; 43    ;  1 / 24 ( 4 % )    ;
; 44    ;  0 / 24 ( 0 % )    ;
; 45    ;  1 / 24 ( 4 % )    ;
; 46    ;  0 / 24 ( 0 % )    ;
; 47    ;  0 / 24 ( 0 % )    ;
; 48    ;  0 / 24 ( 0 % )    ;
; 49    ;  1 / 24 ( 4 % )    ;
; 50    ;  0 / 24 ( 0 % )    ;
; 51    ;  0 / 24 ( 0 % )    ;
; 52    ;  0 / 24 ( 0 % )    ;
; Total ;  15 / 1248 ( 1 % ) ;
+-------+--------------------+


+---------------------------+
; LAB Column Interconnect   ;
+-------+-------------------+
; Col.  ; Interconnect Used ;
+-------+-------------------+
; 1     ;  0 / 24 ( 0 % )   ;
; Total ;  0 / 24 ( 0 % )   ;
+-------+-------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                                                                                    ;
+--------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------+
; Resource                       ; Usage                                                                                                                                           ;
+--------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------+
; Registers                      ; 0 / 3,744 ( 0 % )                                                                                                                               ;
; Total LABs                     ; 0 / 468 ( 0 % )                                                                                                                                 ;
; Logic elements in carry chains ; 45                                                                                                                                              ;
; User inserted logic elements   ; 0                                                                                                                                               ;
; I/O pins                       ; 15 / 189 ( 7 % )                                                                                                                                ;
;     -- Clock pins              ; 1                                                                                                                                               ;
;     -- Dedicated input pins    ; 2 / 4 ( 50 % )                                                                                                                                  ;
; Global signals                 ; 0                                                                                                                                               ;
; EABs                           ; 0 / 9 ( 0 % )                                                                                                                                   ;
; Total memory bits              ; 0 / 18,432 ( 0 % )                                                                                                                              ;
; Total RAM block bits           ; 0 / 18,432 ( 0 % )                                                                                                                              ;
; Maximum fan-out node           ; lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4|add_sub_cella[4]~112 ;
; Maximum fan-out                ; 16                                                                                                                                              ;
; Total fan-out                  ; 294                                                                                                                                             ;
; Average fan-out                ; 2.33                                                                                                                                            ;
+--------------------------------+-------------------------------------------------------------------------------------------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                    ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node             ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name                                                                                                                   ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------------------------------------------------------------------------------------------------------------------------+
; |projeto11                             ; 111 (27)    ; 0            ; 0           ; 15   ; 111 (27)     ; 0 (0)             ; 0 (0)            ; 45 (0)          ; |projeto11                                                                                                                            ;
;    |lpm_add_sub:add_rtl_2|             ; 7 (0)       ; 0            ; 0           ; 0    ; 7 (0)        ; 0 (0)             ; 0 (0)            ; 7 (0)           ; |projeto11|lpm_add_sub:add_rtl_2                                                                                                      ;
;       |addcore:adder|                  ; 7 (1)       ; 0            ; 0           ; 0    ; 7 (1)        ; 0 (0)             ; 0 (0)            ; 7 (1)           ; |projeto11|lpm_add_sub:add_rtl_2|addcore:adder                                                                                        ;
;          |a_csnbuffer:result_node|     ; 6 (6)       ; 0            ; 0           ; 0    ; 6 (6)        ; 0 (0)             ; 0 (0)            ; 6 (6)           ; |projeto11|lpm_add_sub:add_rtl_2|addcore:adder|a_csnbuffer:result_node                                                                ;
;    |lpm_divide:div_rtl_0|              ; 37 (0)      ; 0            ; 0           ; 0    ; 37 (0)       ; 0 (0)             ; 0 (0)            ; 19 (0)          ; |projeto11|lpm_divide:div_rtl_0                                                                                                       ;
;       |lpm_divide_thf:auto_generated|  ; 37 (0)      ; 0            ; 0           ; 0    ; 37 (0)       ; 0 (0)             ; 0 (0)            ; 19 (0)          ; |projeto11|lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated                                                                         ;
;          |sign_div_unsign_hhg:divider| ; 37 (0)      ; 0            ; 0           ; 0    ; 37 (0)       ; 0 (0)             ; 0 (0)            ; 19 (0)          ; |projeto11|lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider                                             ;
;             |alt_u_div_phd:divider|    ; 37 (18)     ; 0            ; 0           ; 0    ; 37 (18)      ; 0 (0)             ; 0 (0)            ; 19 (0)          ; |projeto11|lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider                       ;
;                |add_sub_5b8:add_sub_3| ; 4 (4)       ; 0            ; 0           ; 0    ; 4 (4)        ; 0 (0)             ; 0 (0)            ; 4 (4)           ; |projeto11|lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_5b8:add_sub_3 ;
;                |add_sub_6b8:add_sub_4| ; 5 (5)       ; 0            ; 0           ; 0    ; 5 (5)        ; 0 (0)             ; 0 (0)            ; 5 (5)           ; |projeto11|lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4 ;
;                |add_sub_6b8:add_sub_5| ; 5 (5)       ; 0            ; 0           ; 0    ; 5 (5)        ; 0 (0)             ; 0 (0)            ; 5 (5)           ; |projeto11|lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_5 ;
;                |add_sub_6b8:add_sub_6| ; 5 (5)       ; 0            ; 0           ; 0    ; 5 (5)        ; 0 (0)             ; 0 (0)            ; 5 (5)           ; |projeto11|lpm_divide:div_rtl_0|lpm_divide_thf:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_6 ;
;    |lpm_divide:mod_rtl_1|              ; 40 (0)      ; 0            ; 0           ; 0    ; 40 (0)       ; 0 (0)             ; 0 (0)            ; 19 (0)          ; |projeto11|lpm_divide:mod_rtl_1                                                                                                       ;
;       |lpm_divide_0af:auto_generated|  ; 40 (0)      ; 0            ; 0           ; 0    ; 40 (0)       ; 0 (0)             ; 0 (0)            ; 19 (0)          ; |projeto11|lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated                                                                         ;
;          |sign_div_unsign_hhg:divider| ; 40 (0)      ; 0            ; 0           ; 0    ; 40 (0)       ; 0 (0)             ; 0 (0)            ; 19 (0)          ; |projeto11|lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider                                             ;
;             |alt_u_div_phd:divider|    ; 40 (21)     ; 0            ; 0           ; 0    ; 40 (21)      ; 0 (0)             ; 0 (0)            ; 19 (0)          ; |projeto11|lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider                       ;
;                |add_sub_5b8:add_sub_3| ; 4 (4)       ; 0            ; 0           ; 0    ; 4 (4)        ; 0 (0)             ; 0 (0)            ; 4 (4)           ; |projeto11|lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_5b8:add_sub_3 ;
;                |add_sub_6b8:add_sub_4| ; 5 (5)       ; 0            ; 0           ; 0    ; 5 (5)        ; 0 (0)             ; 0 (0)            ; 5 (5)           ; |projeto11|lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_4 ;
;                |add_sub_6b8:add_sub_5| ; 5 (5)       ; 0            ; 0           ; 0    ; 5 (5)        ; 0 (0)             ; 0 (0)            ; 5 (5)           ; |projeto11|lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_5 ;
;                |add_sub_6b8:add_sub_6| ; 5 (5)       ; 0            ; 0           ; 0    ; 5 (5)        ; 0 (0)             ; 0 (0)            ; 5 (5)           ; |projeto11|lpm_divide:mod_rtl_1|lpm_divide_0af:auto_generated|sign_div_unsign_hhg:divider|alt_u_div_phd:divider|add_sub_6b8:add_sub_6 ;
+----------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------------------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+--------------------------------------+
; Delay Chain Summary                  ;
+-------------+----------+-------------+
; Name        ; Pin Type ; Pad to Core ;
+-------------+----------+-------------+
; reset       ; Input    ; OFF         ;
; display1[7] ; Output   ; OFF         ;
; display1[6] ; Output   ; OFF         ;
; display1[5] ; Output   ; OFF         ;
; display1[4] ; Output   ; OFF         ;
; display1[3] ; Output   ; OFF         ;
; display1[2] ; Output   ; OFF         ;
; display1[1] ; Output   ; OFF         ;
; display2[7] ; Output   ; OFF         ;
; display2[6] ; Output   ; OFF         ;
; display2[5] ; Output   ; OFF         ;
; display2[4] ; Output   ; OFF         ;
; display2[3] ; Output   ; OFF         ;
; display2[2] ; Output   ; OFF         ;
; display2[1] ; Output   ; OFF         ;
+-------------+----------+-------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/circuitos logicos/laboratorio/projeto11/projeto11.pin.


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; Fitter Messages ;
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Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 5.0 Build 168 06/22/2005 Service Pack 1 SJ Web Edition
    Info: Processing started: Thu Oct 26 14:14:25 2006
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off projeto11 -c projeto11
Info: Selected device EPF10K70RC240-4 for design "projeto11"
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
    Info: Assuming a global fmax requirement of 1000 MHz
    Info: Not setting a global tsu requirement
    Info: Not setting a global tco requirement
    Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Thu Oct 26 2006 at 14:14:28
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time is 00:00:00
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
    Info: Processing ended: Thu Oct 26 14:14:36 2006
    Info: Elapsed time: 00:00:12


